L’ex CEO di Intel Patrick Gelsinger ha espresso il proprio sostegno a Nagare Labs, startup nata da una costola del Georgia Institute of Technology e uscita dalla fase stealth il 26 ottobre con un finanziamento da 5 milioni di dollari. L’azienda sviluppa Z2RAM, una memoria basata su semiconduttori a ossido che, secondo Gelsinger, unisce “le migliori caratteristiche di DRAM, SRAM e flash in un nuovo dispositivo che è al tempo stesso denso come la DRAM, veloce come la SRAM e scalabile come la flash”. L’ex CEO ha sostenuto che Z2RAM può superare la HBM su densità, velocità e consumi.
L’opinione di Gelsinger, espressa a The Register, non è disinteressata dal momento che il round è stato guidato da Playground Global, fondo di venture capital in cui Gelsinger è General Partner dal 2025, e lo stesso Gelsinger siede nel consiglio di amministrazione di Nagare. A fondare la società sono stati due docenti di Georgia Tech: Suman Datta, che ne è CEO e che in Intel aveva contribuito allo sviluppo del gate high-k/metal gate e del transistor tri-gate, e Shimeng Yu, entrambi con anni di ricerca su memorie ferroelettriche e resistive.
Shimeng Yu e Suman Datta, cofondatori di Nagare Labs
Il confronto con la HBM va però letto con cautela: Z2RAM è pensata per essere impilata direttamente sopra il die logico tramite hybrid bonding 3D, con un ruolo simile a quello della 3D V-Cache di AMD. Secondo l’azienda, a parità di area un tile SRAM da 64 MB diventerebbe un tile Z2RAM da circa 320 MB, con banda paragonabile alla SRAM. Sono capacità lontanissime dalle centinaia di gigabyte di HBM degli acceleratori attuali: più che sostituire la HBM, Z2RAM punta a creare un livello intermedio tra la SRAM on-chip e la memoria esterna. Il beneficio maggiore riguarderebbe gli acceleratori basati interamente su SRAM, come le LPU Groq 3 di Nvidia, che dispongono di circa 500 MB per chip: con una densità cinque volte superiore servirebbero molti meno chip per contenere un modello di grandi dimensioni.
Il problema di partenza è noto. La SRAM, usata come cache accanto ai core di CPU e GPU, ha una cella da sei transistor la cui area negli ultimi nodi produttivi si è ridotta molto meno di quella della logica, e finisce per occupare una quota crescente della superficie dei chip per AI. La DRAM, su cui poggia anche la HBM, è molto più densa ma si trova fuori dal die di calcolo, con latenze e consumi di trasferimento maggiori.
Z2RAM elimina il condensatore della cella DRAM tradizionale 1T1C, formata da un transistor e un condensatore, e usa due transistor: uno per la scrittura e uno per la lettura. Secondo Datta, la carica viene immagazzinata nella capacità di gate del secondo transistor, e una struttura schermante tra i due transistor protegge il dato dalle interferenze delle celle vicine. Poiché la carica non sta in un condensatore, la lettura non è distruttiva: nella DRAM leggere una cella la scarica e obbliga a riscriverla, mentre in Z2RAM questo passaggio non serve, con benefici sulla latenza. I semiconduttori a ossido hanno inoltre correnti di perdita molto basse, il che secondo Nagare consente di trattenere la carica anche alle temperature elevate vicino a un acceleratore, riducendo la necessità di refresh; la DRAM impilata sopra la logica deve invece restare sotto i 95 °C circa.
Le celle possono essere impilate in verticale, con un approccio che Datta paragona più alla costruzione a strati della NAND che all’impilamento di die della HBM. Nagare sostiene di poter realizzare più strati con processi back-end standard e senza litografia EUV, un aspetto che dovrebbe contenere costi e complessità produttiva. Per la prima generazione l’azienda indica tre obiettivi: velocità 14 volte superiore alla DRAM, densità 5 volte superiore alla SRAM ad alta densità a 2 nm con un design a sei strati, e circa un terzo dell’energia di lettura della SRAM. Si tratta di proiezioni che sono state ricavate in parte da simulazioni di layout e non riguardano misure effettuate direttamente su silicio.
Il percorso è comunque lungo e non privo di ostacoli: Datta ammette che oggi esistono solo prototipi di laboratorio, e la società è in cerca di un partner con una fab di ricerca per uscire dalle clean room universitarie. L’obiettivo è la consegna dei primi campioni funzionanti entro quattro anni e l’avvio della produzione entro un decennio. Mancano inoltre standard per l’interfaccia di bonding 3D tra memoria e acceleratore, dato che la soluzione di AMD è proprietaria, e Nagare potrebbe doverne progettare una propria. C’è poi il nodo dell’affidabilità: i semiconduttori a ossido sono soggetti a vacanze atomiche, e anche pochi elettroni possono spostare la tensione di soglia dei transistor quanto basta per alterare il contenuto di una cella. Lo stesso Datta riconosce che molte startup di memorie sono fallite proprio perché non sono riuscite a superare gli standard stringenti del settore.